17875

15603

كارشناسي ارشد

مدارهاي مجتمع الكترونيك

اصفهان : دانشگاه صنعتي اصفهان

1401

هشت، 87ص. : مصور، جدول، نمودار

رسول دهقاني

اميررضا احمدي‌مهر، نسرين رضايي

1401/07/23

كتابنامه

مهندسي برق

مهندسي برق و كامپيوتر

1401/07/23

2864784

سنتزكننده‌هاي فركانس نقش مهمي را در فرستنده-گيرنده‌هاي بي‌سيم و سيستم‌هاي بازيابي داده بازي مي‌كنند. از پارامترهاي مهم سنتزكننده‌هاي فركانس پهناي باند و سرعت قفل آن‌هاست بطوريكه، سنتزكننده‌هاي با قابليت نشست سريع كاربردهاي زيادي در رادارهاي موج‌ پيوستهٔ با مدولاسيون فركانس، رادارهاي وسايل نقليه، شبكهٔ حسگرهاي بي‌سيم، ايستگاه‌هاي جي‌اس‌ام و مدولاسيون تقسيم فركانس عمود برهم چند بانده دارند. سنتزكننده‌هاي عدد صحيح و عدد كسري، دو ساختار متداول براي توليد فركانس بوده و بدليل اينكه فركانس مرجع در سنتزكننده‌هاي عدد صحيح برابر با فاصلهٔ كانال‌ها است و پهناي باند حلقه نيز بايد از فركانس مرجع كوچك‌تر باشد، اين ساختار منجر به پهناي باند بسيار كوچك مي‌شود و به تنهايي نمي‌تواند سرعت قفل مناسبي داشته باشد. از طرفي سنتزكننده‌هاي عدد كسري قابليت توليد مضارب كسري فركانس مرجع ورودي را داشته و بنابراين فركانس مرجع در اين ساختار چندين برابر فاصلهٔ كانال‌هاست. اما براي جلوگيري از ايجاد سيخك‌هاي كسري با دامنهٔ بزرگ در اين ساختار، از مدولاتورهاي شكل‌دهندهٔ نويز دلتا-سيگما براي كنترل مقسم فركانس استفاده مي‌شود. در اين بين اما، لرزش فاز توليد شده توسط مدولاتور دلتا-سيگما مي‌تواند عاملي اصلي در محدوديت پهناي باند و سرعت نشست سنتزكننده شود. بنابراين بهبود پهناي باند سنتزكنندهٔ عدد كسري مي‌تواند با كاهش/خنثي‌سازي نويز كوانتيزاسيون مدولاتور دلتا-سيگما انجام شود. افزايش فركانس ورودي سنتزكنندهٔ عدد كسري، راهكاري براي دستيابي به اين هدف است كه مي‌تواند با استفاده از يك حلقهٔ عدد صحيح يا چند برابركننده‌هاي فركانس بدون حلقهٔ قفل فاز قبل از حلقهٔ عدد كسري انجام ‌شود. در اين پايان‌نامه يك سنتزكنندهٔ عدد كسري 2.4GHz با پهناي باند 2.8MHz در تكنولوژي 65nm طراحي مي‌شود كه در آن ابتدا فركانس مرجع توسط يك حلقهٔ عدد صحيح با پهناي باند بزرگ و نوسانساز حلقوي چند برابر شده و سپس به حلقهٔ عدد كسري اعمال مي‌شود. همچنين براي جلوگيري از تا شدن نويز مدولاتور به فركانس‌هاي پائين، از يك تكنيك خطي‌سازي براي آشكارساز فاز-فركانس در حلقهٔ عدد كسري استفاده شده است. سنتزكنندهٔ طراحي شده داراي نويز فاز -104dBc/Hz در آفست فركانسي 100kHz و لرزش فاز جمع شدهٔ 840fs,rms در بازهٔ فركانسي 10kHz تا 50MHz است. اين سنتزكننده به معيار ارزيابي شايستگي (FoM) -234.5dB دست يافته است.

Frequency synthesizers play an important role in wireless transceivers and data-recovery systems. An important parameter in a frequency synthesizer is the bandwidth that proves critical and needs to be large enough in frequency modulated continuous wave (FMCW) radars, automotive radars, wireless sensor networks (WSN), GSM stations, and multi-band orthogonal frequency division multiplexing (MB-OFDM). Two common structures for frequency synthesis are fractional-N and integer-N synthesizers. Since the reference frequency in an integer-N synthesizer is equal to the channel spacing and the loop bandwidth needs to be smaller than the reference frequency, this structure often leads to degraded bandwidths and cannot alone, offer a fast lock. However, fractional-N synthesizers are able to produce fractional multiplication factors of the reference frequency, allowing a reference frequency multiple times larger than the channel spacing, but it requires noise-shaping delta-sigma modulators (∆Σ) to control the frequency divider in order to prevent large fractional spurs. In the meanwhile, the phase jitter generated by ∆Σ, can be the main limiting factor for the synthesizer bandwidth and settling speed. Thus, bandwidth improvement in fractional-N synthesizers can be met by reduction of ∆Σ quantization noise. Among various techniques to accomplish this task, one method can be increasing the reference frequency before applying it to the fractional-N loop. This often leads to cascaded structures wherein the reference is multiplied by an integer number either by an integer-N loop or multipliers without feedback loops. In this thesis a 2.4 GHz frequency synthesizer with 2.8 MHz-bandwidth is designed in 65 nm CMOS technology in which the reference is first multiplied by a wide-band integer-N loop incorporating a ring oscillator and then applied to the fractional-N synthesizer. A linearization technique has also been employed in the phase-frequency detector (PFD) of the fractional-N loop to prevent high frequency ∆Σ noise from folding to base-band. The proposed synthesizer generates a phase noise of -104 dBc/Hz in 100 kHz offset frequency and an integrated jitter of 840 fs,rms in the frequency range of 10 kHz to 50 MHz while achieving an FoM of -234.5 dB.

رسول دهقاني

اميررضا احمدي‌مهر، نسرين رضايي