توصيفگر ها :
شبكه‌هاي عصبي , شبكه‌هاي عصبي كانولوشن , طراحي سخت‌افزاري , GDI , CMOS
چكيده فارسي :
پياده‌سازي شبكه‌هاي عصبي و كانولوشني به دليل وجود لايه‌هاي متوالي در آن، چالش‌هايي را به همراه دارد. افزايش روزافزون حجم اطلاعات در سال‌هاي اخير و نياز به سرعت‌هاي بالاتر پردازش اطلاعات، به‌كارگيري سخت‌افزارهاي پردازشي پيشرفته و نيز راهكارها و روش‌هاي جديد را ضروري نموده است. در بسياري از مطالعات اخير، هدف طراحي سخت‌افزارهايي است كه امكان انجام پردازش‌هاي مختلف از جمله اجراي عمليات كانولوشن را در حداقل زمان، ممكن سازد. عمليات كانولوشن در شبكه‌هاي عصبي يكي از چالش‌هاي اصلي در عمليات مرتبط با كاربردهاي تشخيص تصاوير، موتورهاي جست‌وجوگر، تجهيزات پزشكي و پردازنده‌ها به شمار مي‌رود. با استفاده از شتاب‌دهنده‌ها مي‌توان اين عمليات را در شبكه‌هاي عصبي با سرعت بالا اجرا كرد و با بررسي دقيق چگونگي روند محاسبات در لايه‌هاي يك شبكه مي‌توان ايده‌هايي نو جهت بهبود عملكرد آن مطرح نمود. در اين پايان‌نامه، مفاهيم مرتبط با پياده‌سازي سخت‌افزاري عمليات كانولوشن در شبكه‌هاي عصبي، عملكرد اين ساختار و پارامترهاي مهم آن مورد بررسي قرار گرفته است. در ادامه پياده‌سازي سخت‌افزار عمل كانولوشن با استفاده از ساختار GDI انجام شده است. با توجه به امكان طراحي مدارهاي موجود با تعداد ترانزيستور كمتر در ساختار GDI نسبت به ساختار CMOS استاندارد، در طرح‌هايي كه با چالش‌هايي همچون افزايش سطح اشغالي و تلفات و كاهش سرعت مواجه است، انتخاب اين ساختار مي‌تواند مناسب‌تر باشد. طرح پياده‌سازي شده در اين پايان‌نامه شامل قسمت‌‌هاي متعددي است كه بهبود هر كدام، تاثير زيادي در بهبود نهايي مدار دارد. به عنوان مثال در پياده‌سازي بخشي از مدار كه شامل 2200 گيت AND است، در صورتي كه گيت‌هاي مذكور با استفاده از ساختار مداري CMOS پياده‌سازي شود، به 13200 ترانزيستور نياز است، در حالي كه پياده‌سازي آن با ساختار GDI به 4400 ترانزيستور نياز دارد. طرح نهايي در مقايسه با ساختار CMOSمعادل، به سرعت 2.08 برابر و بهبود انرژي 16.5 درصد دست يافته است. جهت رسيدن به ابعاد بهينه‌ي ترانزيستورها در ساختار GDI با توجه به متفاوت بودن رفتار مدار در اين ساختار، ابعاد بهينه محاسبه و مقادير مناسب در نظر گرفته شده است. همچنين جهت جلوگيري از ايجاد زنجيره‌ي خازني در اثر اتصالات ساختارهاي GDI، در بخش‌هايي از مدار از ساختارهاي CMOS و GDI به صورت توأم استفاده شده است. نتايج شبيه‌سازي صحت عملكرد طرح در انجام عمليات كانولوشن را نشان مي‌دهد.
چكيده انگليسي :
Implementing neural and convolutional networks, due to their sequential layers, presents various challenges. The increasing volume of data in recent years and the need for higher processing speeds necessitate the use of advanced processing hardware and innovative methods. Many recent studies aim to design hardware that enables performing various processes, including convolution operations, in minimal time. Convolution operations in neural networks are a significant challenge in applications related to image recognition, search engines, medical equipment, and processors. By utilizing accelerators, these operations can be performed quickly in neural networks. By thoroughly examining the computation processes in the layers of a network, new ideas for improving the performance can be proposed. This thesis explores concepts related to the hardware implementation of convolution operations in neural networks, the performance of these structures, and their important parameters. The hardware implementation of convolution operations using the GDI structure is subsequently carried out. Considering that GDI structures allow for designing circuits with fewer transistors compared to standard CMOS structures, this structure can be more suitable for designs facing challenges such as increased area, losses, and reduced speed. The implementation proposed in this thesis includes multiple blocks, each of which significantly impacts the overall circuit performance. For instance, in the implementation of a section of the circuit containing 2200 AND gates, if the gates are implemented in CMOS structure, 13200 transistors are required, whereas the GDI structure requires only 4400 transistors. The final design achieves 2.08 times the speed and a 16.5% energy improvement compared to the equivalent CMOS structure. Considering the different behavior of the circuit in the GDI structure, optimal dimensions of transistors were calculated and appropriate values were selected. Additionally, to prevent the formation of capacitors chain due to GDI structure connections, a combination of CMOS and GDI structures was used in certain parts of the circuit. Simulation results confirm the correctness of the proposed design in performing convolution operations.
