توصيفگر ها :
حافظه دسترسي تصادفي ايستا , توان مصرفي كم , كامپايلر حافظه , SKILL
چكيده فارسي :
با توجه به ا ستفاده گ سترده از رايانههاو ب سياري از ادوات الكترونيكي قابل حمل و به منظور ا ستفاده بهينه از باتري آنها، الزم ا ست توان
مصرفي اين دستگاهها حتي االمكان كاهش يابد. حافظههاي دسترسي تصادفي ايستا بهطور معمول، بخش مهمي از تراشههاي بهكاررفته در
د ستگاههاي الكترونيكي را به خود اخت صاص ميدهند. به همين علت طراحي اين حافظهها با توان م صرفي كم از اهميت خا صي برخوردار
ا ست. طراحي د ستي اين حافظهها كه داراي ساختارهاي متنوع بوده و با ابعاد مختلف در مدارها مورد ا ستفاده قرار ميگيرد، ميتواند امري
زمانبر و همراه با خطا باشد. پيادهسازي سريع حافظه ميتواند با استفاده از كامپايلرهاي حافظه انجام گيرد. با اين حال اكثر كيتهاي طراحي
شكامل كامپايلر حافظه نميباشكند. همچنين در برخي كيتهاي تجاري كه داراي كامپايلر حافظه هسكتند، به طراحان اجازه سكفارشسكازي و
دسترسي داخلي داده نميشود.
در معماري پي شنهادي پژوهش حا ضر، با بلوكبندي سلولهاي هر ستون از حافظه و ات صال هر بلوك با ا ستفاده از تنها يك ترانزي ستور به
خطوط بيت، خازنهاي خطوط بيت كاهش يافته كه به تبع آن توان مصرفي كاهش يافته است. در اين معماري عمليات حس كردن داده در
پايان هر بلوك، توسككط يك خازن صككورت ميگيرد و تمامي بلوكهاي يك سككتون از يك خط خروجي براي عمليات خواندن اسككتفاده
ميكنند. اين امر نيز باعث كاهش خازنهاي پارازيتي ميشود. همچنين در اين معماري با بهكارگيري سلول حافظه با توان مصرفي كم، توان
مصرفي كل كاهش داده شده است.
در مطالعه حا ضر براي كاهش زمان طراحي حافظه با ابعاد و بلوكبنديهاي مختلف، از كامپايلر طراحي حافظه ا ستفاده شده ا ست. در اين
كامپايلر ابعاد حافظه و نيز اندازه ترانزي ستورها تو سط طراح قابل تغيير ميبا شد. اين كامپايلر با ا ستفاده از زبان SKILL در نرم افزار طراحي
cadence پيادهسازي شده است.
چكيده انگليسي :
Due to the widespread use of computers and many portable electronic devices and in order to use their batteries
optimally, it is necessary to reduce the power consumption of these devices as much as possible. Static Random
Access Memories usually occupy an important part of the chips used in electronic devices. For this reason, the
design of low consumption memories is of particular importance. The manual design of these memories, which
have various structures and are used in circuits with different dimensions, can be time-consuming and errorprone. Fast memory implementation can be done by using memory compilers. However, most design kits do
not include a memory compiler. Also, in some commercial kits that have a memory compiler, designers are
not allowed to have internal access.
In the proposed architecture of this work, by blocking the cells of each column of the memory and connecting
each block to the bit lines by using only one transistor, the capacitors of the bit lines have been reduced, and
as a result, the power consumption has been reduced. In this architecture, the data sensing operation is
performed at the end of each block by a capacitor, and all the blocks of a column use one output line for reading
operations. This also reduces parasitic capacitors. Also, in this architecture, by using a memory cell with low
power consumption, the total power has been reduced.
In the present study, also a compiler has been implemented to reduce the time of memory design with different
sizes and blocks. In this compiler, the dimensions of the memory and the size of the transistors can be changed
by the designer. This compiler is implemented by using SKILL language in Cadence design software.
